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    1. 試驗分析及設備應用服務
    2. 靜電服務
    3. 申請服務 ?

      電氣測試服務

      ESD半導體產品的不良原因大部分都在于不同電位的兩種物體相接觸的瞬間電荷被移動的現象。人體通過多種方式取得電荷或失去電荷,一般通過摩擦電氣成為Positive或Negative狀態。下面將半導體裝置實際會經歷的多種狀況做成模型化,可按每個試驗水平將產品ESD耐性(sensitivity)分為幾個等級。(分類)
      ESD 試驗模型 - 1. 試驗模型, 2. 機器模型, 3. CDM模型

      ESD摘要

      人體模型(HBM)

      該試驗假設“半導體”與“人體”是經過多種方式取得電荷或失去電荷的兩種物質。
      準備一個模仿人體特性的電路,向半導體施加ESD pulse。HBM分類水平為250 V ~ 8000 V。

      機器模型 (MM)

      該試驗虛擬營造半導體生產工程中通過與設備或其他金屬的摩擦,充電荷后再接觸其他物質時發生的ESD現象。MM分類水平為50 V ~ 400 V。

      CDM模型

      是最接近于Field不良的試驗。
      該試驗利用向Package充電荷的方法。CDM分類水平為200 V ~ 1000 V。

      Human Body Model (HBM)
      人體模型 (HBM)
      Machine Model (MM)
      機器模型 (MM)
      Charged Device Model(CDM)
      CDM模型

      參考文獻

      • JESD22 B110 “For Electrostatic Discharge Sensitivity Testing (HBM)”

      • AEC-Q100-002 “Human Body Model Electrostatic Discharge Test”

      • AEC Q101-001 “Human Body Model Electrostatic Discharge Test”

      • JESD22-A115 “Electrostatic Discharge (ESD) Sensitivity Testing Machine Model (MM)”

      • AEC-Q100-003 “Machine Model Electrostatic Discharge Test”

      • AEC-Q101-002 “Machine Model (MM) Electrostatic Discharge (ESD)Test”

      • JESD22-C101 “ Field-Induced Charged-Device Model Test Method for Electrostatic- Discharge-Withstand Thresholds of Microelectronic Components”

      • AEC-Q100-011 “Charged-Device Model (CDM) ) Electrostatic Discharge Test”

      • AEC-Q101-005 “Capacitive Discharge Model (CDM) Electrostatic Discharge Test”

      ESD試驗機–MK2
      ESD試驗機–MK2

       Latch-up是寄生Thyristor(如,parasitic silicon controlled rectifier或SCR)生成在電路內,在“Turn ON”狀態下電流持續泄露的一種不良機制。按不同電路,因這樣的不良機制可能釋放大量電流,也有可能以EOS(Electrical Overstress)為由造成永久性的損傷。如同下圖一樣,將形成PNP型和NPN型晶體管的4層p-n-p-n結構成為SCR。SCR在正常狀態維持“OFF”狀態,但因異常電圧/異常電流,gate部分轉換為“ON”,電流就流向一個方向(從陽極向陰極流)。若停留在holding level,電流會持續導通,將會降低產品特性。
      如下圖一樣以發動T1的emitter來流過電流,電流會向T2的base流過。結果,T2也流過電流,這點造成T1itter-base接合的forward bias,使T1向T2Base流過更多的電流。因此T1和T2在互相飽和(saturated)狀態下形成循環(loop)結構。
      預防Latch-up的最重要方法為將設計本身做得完善些。最近有很多能夠減少Latch-up的設計指導方針,大部分通過diode的適當放置都能減少Latch-up。當然將device做成不會超過絕對的額定電壓也是個好方法。
      寄生thyristor引起latch-up。
      寄生thyristor引起latch-up。

      參考文獻

      • JJESD22-78 “Latch-up”

      Latch-up試驗機和試驗插座基板
      Latch-up試驗機和試驗插座基板

      電氣過載(EOS)是引起半導體故障的主要原因之一,向半導體裝置和系統電路造成過度的電磁信號和過電流,導致嚴重后果。EOS(1微米秒以上)比ESD(大約幾納米秒左右)持續時間長,可能對半導體裝置起到范圍較廣的損傷。

      Case study of failure analysis by EOS

      為分析EOS故障的事例研究

      EOS 認證試驗

      當直接電路或電子配件對電涌(surge)引起影響時,對此可以設定一般的允許標準。該試驗根據最終試驗結果表明的每個試驗PIN組合和對極性的最少保證水平,可以決定每個EOS電涌的IC允許程度。

      合成波形試驗次數
      開路電壓(OCV)短路電壓(SCC)

      上升:1.2? ± 20%
      持續時間:50? ± 30%

      上升:8? ± 20%
      持續時間:20? ± 30%
      3 次

      EOS 脈沖規格 (IEC 61000-4-5)

      EOS 再現試驗

      該試驗為再現EOS造成的field不良,對優良標本有意施加因EOS而引起的field不良。之后與field不良裝置互相比較,通過不良機制的分析可以改善產品對EOS的脆弱點。


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